译者序
译者简介
序言
前言
作者简介
第1章设计概念
1.1数字硬件
1.1.1标准芯片
1.1.2可编程逻辑器件
1.1.3定制芯片
1.2设计过程
1.3数字硬件的设计
1.3.1基本设计循环
1.3.2计算机的结构
1.3.3数字硬件单元的设计
1.4本书中的逻辑电路设计
1.5理论和实践
参考文献
第2章逻辑电路入门
2.1变量和函数
2.2反相
2.3真值表
2.4逻辑门和逻辑网络
2.5布尔代数
2.5.1维恩图
2.5.2符号和术语
2.5.3运算的优先级別
2.6用与门、或门和非门进行综合
2.7与非以及或非逻辑网络
2.8设计举例
2.8.1三路灯光控制
2.8.2多路选择器电路
2.9计算机辅助设计工具简介
2.9.1设计输入
2.9.2综合
2.9.3功能仿真
2.9.4物理设计
2.9.5时序仿真
2.9.6芯片配置
2.10Verilog简介
2.10.1逻辑电路的结构描述
2.10.2逻辑电路的行为描述
2.10.3编写Verilog代码必须注意的
关键点
2.11小结
2.12问题求解举例
练习题
参考文献
第3章实现技术
3.1晶体管开关
3.2NMOS逻辑门
3.3CMOS逻辑门
3.4负逻辑系统
3.5标准芯片
3.6可编程逻辑器件
3.6.1可编程逻辑阵列
3.6.2可编程阵列逻辑
3.6.3PLA和PAL的编程
3.6.4复杂可编程逻辑器件
3.6.5现场可编程门阵列
3.6.6用CAD工具在CPLD和FPGA上实现逻辑电路
3.6.7CPLD和FPGA的应用
3.7定制芯片、标准单元和门阵列
3.8实际问题
3.8.1MOSFET晶体管的制造和行为
3.8.2MOSFET晶体管的导通电阻
3.8.3逻辑门的电平
3.8.4噪声容限
3.8.5逻辑门的动态操作
3.8.6逻辑门的功率消耗
3.8.7通过晶体管开关传递1和
3.8.8逻辑门的扇入和扇出
3.9传输门
3.9.1异或门
3.9.2多路选择器电路
3.10SPLD、CPLD和FPGA的实现细节
3.11小结
3.12问题求解举例
练习题
参考文献
第4章逻辑函数的优化实现
4.1卡诺图
4.2最小化策略
4.2.1专业术语
4.2.2最小化步骤
4.3和之积形式的化简
4.4非完全指定函数
4.5多输出电路
4.6多级综合
4.6.1提取公因子
4.6.2函数分解
4.6.3多级与非以及或非电路
4.7多级电路的分析
4.8立方体表示法
4.9列表法化简
4.9.1质蕴涵项的产生
4.9.2最小覆盖的确定
4.9.3列表法小结
4.10使用立方体表示法最小化函数
4.10.1本质蕴涵项的确定
4.10.2求解最小覆盖的完整步骤
4.11一些实际问题的考虑
4.12由Verilog代码综合得到电路举例
4.13小结
4.14问题求解举例
练习题
参考文献
第5章数的表示和算术电路
5.1数位的表示法
5.1.1无符号整数
5.1.2十进制数与二进制数之间的转换
5.1.3八进制数和十六进制数的表示
5.2无符号数的加法
5.2.1全加器的分解
5.2.2行波进位加法器
5.2.3设计举例
5.3有符号数
5.3.1负数
5.3.2加法和减法
5.3.3加法器和减法器单元
5.3.4基数补码方案
5.3.5算术溢出
5.3.6电路的性能问题
5.4快速加法器
5.5使用CAD工具设计算术电路
5.5.1使用原理图编辑工具设计算术电路
5.5.2使用Verilog设计算术电路
5.5.3使用向量信号
5.5.4使用自动生成语句
5.5.5Verilog中的线网和变量
5.5.6算术赋值语句
5.5.7Verilog代码中数的表示
5.6乘法
5.6.1无符号数的阵列乘法器
5.6.2有符号数的乘法
5.7数的其他表示方法
5.7.1定点数
5.7.2浮点数
5.7.3二一十进制编码
5.8ASCII字符码
5.9问题求解举例
练习题
参考文献
第6章组合电路构件块
6.1多路选择器
6.1.1用多路选择器的逻辑函数的综合
6.1.2用香农展开的多路选择器综合
6.2译码器
6.3编码器
6.3.1二进制编码器
6.3.2优先级编码器
6.4码型转换器
6.5算术比较电路
6.6用Verilog表示组合电路
6.6.1条件操作符
6.6.2if-else语句
6.6.3 case语句
6.6.4for循环语句
6.6.5Verilog操作符
6.6.6生成结构
6.6.7任务和函数
6.7小结
6.8问题求解举例
练习题
参考文献
第7章触发器、寄存器、计数器和简单处理器
7.1基本锁存器
7.2门控sR锁存器
7.3门控D锁存器
7.4主从D触发器和沿触发的D触发器
7.4.1主从D触发器
7.4.2沿触发的D触发器
7.4.3有清零端和预置信号的D触发器
7.4.4触发器的时序参数
7.5T触发器
7.6JK触发器
7.7术语小结
7.8寄存器
7.8.1移位寄存器
7.8.2并行存取的移位寄存器
7.9计数器
7.9.1异步计数器
7.9.2同步计数器
7.9.3可并行置数的计数器
7.10同步复位
7.11其他类型的计数器
7.11.1BCD计数器
7.11.2环形计数器
7.11.3Johon计数器
7.11.4计数器设计要点
7.12用CAD工具在设计中加入存储元件
7.12.1在电路原理图中添加存储元件
7.12.2用Verilog代码实现存储元件
7.12.3阻塞赋值和非阻塞赋值
7.12.4组合逻辑电路的非阻塞赋值一
7.12.5具有清零功能的触发器
7.13用CAD工具在设计中加入寄存器和计数器
7.13.1在电路原理图中添加寄存器和计数器
7.13.2在Verilog代码中使用库模块
7.13.3在Verilog代码中使用寄存器和计数器结构
7.14设计举例
7.14.1总线结构
7.14.2简单的处理器
7.14.3反应计时器
7.14.4寄存器传输级代码
7.15触发器电路的时序分析
7.16小结
7.17问题求解举例
练习题
参考文献
第8章同步时序电路
8.1基本设计步骤
8.1.1状态图
8.1.2状态表
8.1.3状态分配
8.1.4触发器的选择以及下一个状态和输出表达式的推导
8.1.5时序图
8.1.6设计步骤小结
8.2状态分配问题
8.3米利型状态模型
8.4用CAD工具设计有限状态机
8.4.1摩尔型有限状态机的Verilog代码
8.4.2Verilog代码的综合
8.4.3电路的仿真和测试
8.4.4另一种风格的Verilog代码
8.4.5用CAD工具的设计步骤小结
8.4.6在Verilog代码中进行状态分配
8.4.7用Verilog语句来编写米利型有限状态机
8.5串行加法器举例
8.5.1用米利型有限状态机实现的串行加法器
8.5.2用摩尔型有限状态机实现的串行加法器
8.5.3串行加法器的Vcri10g代码
8.6状态最小化
8.6.1划分最小化的步骤
8.6.2未完全指定的有限状态机
8.7用时序电路方法设汁计数器
8.7.1模8计数器的状态图和状态表
8.7.2状态分配
8.7.3用D触发器实现的计数器
8.7.4用JK触发器实现的计数器
8.7.5举例：一个不同的计数器
8.8用作仲裁器电路的有限状态机
8.8.1仲裁器电路的实现
8.8.2有限状态机输出延迟的最小化
8.8.3小结
8.9同步时序电路的分析
8.10算法状态机图
8.11时序电路的形式化模型
8.12小结
8.13问题求解举例
练习题
参考文献
第9章异步时序电路
9.1异步行为
9.2异步电路分析
9.3异步电路综合
9.4状态化简
9.5状态分配
9.5.1转移图
9.5.2未指定的下一个状态项的利用
9.5.3使用附加状态变量进行的状态分配
9.5.4独热状态分配
9.6冒险
9.6.1静态冒险
9.6.2动态冒险
9.6.3冒险的意义
9.7一个完整的设计实例
9.8小结
9.9问题求解举例
练习题
参考文献
第10章数字系统设计
10.1构件块电路
10.1.1有使能输入的触发器和寄存器
10.1.2有使能输入的移位寄存器
10.1.3静态随机存取存储器
1o.1.4可编程逻辑器件中的SRAM块
10.2设计举例
1O.2.1位计数电路
10.2.2算法状态机图蕴涵的时序信息
10.2.3移位相加实现的乘法器
10.2.4除法器
10.2.5算术平均值
10.2.6排序操作
10.3时钟同步
10.3.1时钟偏差
10.3.2触发器的时序参数
10.3.3触发器的异步输入
10.3.4开关的抖动
10.4小结
练习题
参考文献
第11章逻辑电路测试
11.1故障模型
11.1.1固滞模型
11.1.2单个故障和多个故障
11.1.3CMOs电路
11.2测试集的复杂度
11.3路径的敏感化
11.4树状结构的电路
11.5随机测试
11.6时序电路的测试
11.7内建自钡0试
11.7.1内建逻辑块观察器
11.7.2签字分析
11.7.3边界扫描
11.8印制电路板
11.8.1印制电路板的测试
11.8.2测试仪器
11.9小结
练习题
参考文献
第12章计算机辅助设计工具
12.1综合
12.1.1网表的生成
12.1.2门的优化
12.1.3技术映象
12.2物理设计
12.2.1布局
12.2.2布线
12.2.3静态时序分析
12.3小结
参考文献
部分习题答案
附录AVerilog参考资料
附录B辅导教材l--使用Quartus Ⅱ计算机辅助设计软件
附录C辅导教材2--用Altera器件实现电路
附录D辅导教材3--在FPGA中的物理实现
附录E商业器件
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