潘中良，博士，教授。电子科技大学（成都）电路与系统专业博士毕业，中山大学博士后出站。主持或参加了国家自然科学基金项目、国家八五重点科技攻关项目以及省部级科研项目等十余项，在国内外学术期刊与国际会议上发表学术论文五十余篇。主要从事大规模集成电路的设计与测试、嵌入式系统设计、计算机应用等方面的科研与教学工作。

　　系统芯片SoC能实现一个系统的功能，它是从整个系统的功能和性能出发，采用软硬结合的设计和验证方法，利用芯核复用及深亚微米技术，在一个芯片上实现复杂的功能。系统芯片具有速度快、集成度高、功耗低等特点。《系统芯片SoC的设计与测试》详细介绍了系统芯片SoC的设计与测试的关键技术和主要方法。全书共15章，内容包括：系统芯片的设计模式与流程、系统芯片的总线结构、芯核设计、软硬件协同设计、系统芯片的存储系统设计、系统芯片中模拟/混合信号的设计、系统芯片的低功耗设计、信号完整性、系统芯片的验证、系统芯片的可测性设计、测试调度与测试结构的优化设计、芯核的测试、系统芯片的物理设计、片上网络等。
　　《系统芯片SoC的设计与测试》可作为电子、通信、计算机、自动控制等学科高年级本科生和研究生的教材，也适合于从事电子信息、数字系统设计、测试和维护等相关专业的研究人员、工程技术人员学习参考。

　　集成电路主要用于处理、存储和传送数字信息与模拟信息。近年来，集成电路设计技术得到了飞速发展，已经可以将一个完整的系统集成到一个单一的芯片中，即系统芯片。本章将说明集成电路芯片的设计流程，阐述系统芯片的原理及其关键技术。
　　1.1集成电路的设计流程
　　集成电路自问世以来便得到了迅速发展。1958年，世界上第一块集成电路在美国德州仪器公司（TI）诞生，这块集成电路上只集成了4个晶体管。1962年世界上出现了第一块集成电路正式商品。1970年，lKbit的存储器问世，接着微处理器于1971年投入市场，从此宣告集成电路生产进入大规模集成电路时代。
　　集成电路具有体积小、重量轻、寿命长和可靠性高等优点，同时成本也相对低廉，便于进行大规模生产。集成电路大大地促进了电子设备的小型化，与采用单个电子管和晶体管相比，采用集成电路可以大大降低电子设备的功耗与故障发生率，使得复杂功能电子系统的设计和制造成为可能。自从集成电路发明以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）、超大规模（VLSI）和甚大规模（ULSI）等发展过程。
　　集成电路设计是将系统、逻辑与性能的设计要求转化为具体的物理版图的过程，也是一个把产品从抽象的过程一步步具体化直至最终物理实现的过程。为了完成这一过程，人们提出了结构化和层次化的设计方法。结构化的设计方法是把复杂抽象的系统划分成一些可操作的模块，允许多个设计者同时进行设计，而且一些子模块的资源可以共享。层次化的设计方法是在不同的多个层次上对系统进行设计，它能使复杂的系统简化，并能在不同的设计层次上及时发现错误并加以纠正。目前，在实际中进行具体的集成电路设计时，主要是通过EDA软件，完成逻辑级描述和电路级描述，形成版图文件，根据版图文件制作掩膜版，在特定的工艺条件下加工制造，封装测试，最后形成集成电路芯片。集成电路芯片的设计流程如图1.1所示。
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前言
第1章 绪论
1.1 集成电路的设计流程
1.2 系统芯片的结构
1.3 系统芯片的关键技术
1.3.1 设计复用
1.3.2 低功耗设计
1.3.3 软硬件协同设计
1.3.4 总线架构
1.3.5 可测性设计
1.3.6 设计验证
1.3.7 物理综合

第2章 系统芯片的设计模式与流程
2.1 系统芯片的系统级设计
2.2 系统芯片的设计流程
2.3 系统芯片的设计方法学

第3章 系统芯片的总线结构
3.1 AMBA总线
3.1.1 先进高性能总线
3.1.2 先进系统总线
3.1.3 先进外设总线
3.1.4 使用AMBA的系统芯片
3.2 Avalon总线
3.2.1 Avalon总线的特征
3.2.2 Avalon信号
3.2.3 Avalon的数据传输
3.3 CoreConnect总线
3.4 Wishbone总线
3.5 OCP总线

第4章 芯核设计
4.1 芯核的特征与分类
4.2 芯核的设计流程
4.3 软核与硬核的设计
4.3.1 软核的设计
4.3.2 硬核的设计
4.4 芯核技术标准
4.4.1 VSIA的IP技术标准
4.4.2 IP交付时使用的文档标准/规范
4.4.3 IP芯核可复用接口设计标准
4.4.4 IP知识产权保护
4.5 芯核的质量评估
4.6 基于芯核的系统集成

第5章 软硬件协同设计
5.1 软硬件协同设计的过程
5.1.1 软硬件协同设计的流程
5.1.2 软硬件协同设计的关键技术
5.1.3 软硬件协同设计的分类
5.2 系统级规范模型
5.3 系统级多语言建模
5.4 软硬件划分
5.4.1 软硬件划分的基本模型
5.4.2 软硬件划分算法
5.5 软硬件划分的模型精炼
5.5.1 模型精炼的特征
5.5.2 实现模型
5.5.3 精炼的过程

第6章 系统芯片的存储系统设计
6.1 DRAM和嵌入式存储器
6.1.1 DRAM存储器
6.1.2 嵌入式存储器
6.2 存储优化与管理
6.2.1 重编序与重映射
6.2.2 降低存储器总线的数据变迁
6.2.3 减小数据所占用的存储空间
6.2.4 存储系统的动态功耗管理
6.3 存储控制
6.3.1 存储子系统的控制与调度
6.3.2 由SDRAM构成的存储系统结构
6.3.3 基于多种层次的存储控制
6.3.4 高效的存储调度方法

第7章 系统芯片中模拟／混合信号的设计
7.1 混合信号在系统芯片中的作用
7.2 混合信号系统芯片的设计流程
7.3 基于平台的混合信号电路设计
7.3.1 高性能ADC的优化设计
7.3.2 模拟平台
7.3.3 数字平台与混合信号平台
7.4 使用SystemC的混合信号行为模型
7.4.1 SystemC-AMS的应用领域与要求
7.4.2 SystemC-AMS层次模型的具体实现
7.4.3 模拟信号求解器层和用户层
7.5 SystemC-AMS的设计与应用实例

第8章 系统芯片的低功耗设计
8.1 功耗的类型
8.2 低功耗设计方法
8.2.1 门级低功耗设计
8.2.2 寄存器传输级低功耗设计
8.2.3 算法级的低功耗设计
8.2.4 系统级的低功耗设计
8.2.5 版图级的低功耗设计
8.3 低功耗分析与评估
8.4 系统芯片低功耗设计的总线编码
8.4.1 基于汉明距离的总线翻转编码
8.4.2 基于权的总线翻转编码

第9章 信号完整性
9.1 传输线的反射
9.2 串扰
9.3 同步开关噪声
9.4 信号完整性的分析模型与工具
9.5 针对信号完整性的电路设计流程
9.6 串扰的测试

第10章 系统芯片的验证
10.1 电路的验证与仿真
10.2 芯核的验证
10.2.1 芯核的验证策略
10.2.2 芯核验证的测试平台
10.2.3 芯核时序的验证
10.2.4 芯核接口的验证
10.3 SOC的系统级验证
10.3.1 硬件建模
10.3.2 协同验证与仿真
10.3.3 系统级时序验证
10.3.4 物理验证

第11章 系统芯片的可测性设计
11.1 电路测试的原理与方法
11.1.1 通路敏化法及相关的测试生成算法
11.1.2 基于神经网络的电路测试生成方法
11.1.3 基于二元判定图BDD的电路测试生成方法
11.1.4 逻辑函数的电路可测性设计
11.1.5 大规模集成电路与系统的可测性设计
11.2 系统芯片的测试模型
11.3 测试冲突
11.3.1 测试仪器的局限
11.3.2 测试冲突的分析
11.4 测试时的功耗
11.5 测试存取机制
11.5.1 系统芯片的测试数据传输
11.5.2 测试存取机制的设计

第12章 测试调度与测试结构的优化设计
12.1 测试调度
12.2 在测试矢量有固定的执行时间下的测试调度
12.3 在功耗约束下的测试调度
12.3.1 模型建立
12.3.2 在功耗约束下对等长测试的调度
12.3.3 在功耗约束下对不等长测试的调度
12.4 系统芯片的测试存取结构的设计
12.4.1 对测试总线进行芯核的最优分配
12.4.2 最优的测试总线带宽
12.4.3 系统芯片最优带宽划分的实例
12.4.4 测试总线的最优划分

第13章 芯核的测试
13.1 软核的测试
13.2 微处理器芯核的测试
13.2.1 微处理器芯核的故障特征
13.2.2 微处理器芯核的功能测试
13.2.3 微处理器芯核的内建自测试
13.3 存储器芯核的测试
13.3.1 存储器的故障模型
13.3.2 存储器的测试方法
13.3.3 存储器的内建自测试

第14章 系统芯片的物理设计
14.1 物理设计的步骤
14.2 系统芯片物理设计的特点
14.3 布图规划
14.3.1 布图规划的表示
14.3.2 展平式布图规划与多级布图规划
14.3.3 考虑底层噪声的布图规划
14.3.4 引入缓冲器的互连驱动的布图规划
14.4 力矢量全局布局算法
14.5 布线
14.5.1 基于热的三维集成电路布线
14.5.2 考虑串扰的布线

第15章 片上网络
15.1 片上网络的特点
15.1.1 常规系统芯片总线结构的不足
15.1.2 片上网络的特征
15.1.3 片上网络的组成
15.2 片上网络的拓扑结构
15.3 片上网络的通信
15.3.1 片上网络的通信协议
15.3.2 路由技术
15.4 片上网络的设计流程
参考文献
附录名词缩写表