本书以Xilinx FPGA逻辑开发流程为主线，以浅入深出、图文并茂的方式，全面、详细地介绍了Xilinx公司的终极开发套件ISE Design Suite 10.1中逻辑开发的操作方法，并精选了多个实际开发案例进行深入讲解。书中内容结合了作者多年的实际开发经验，具有很高的实践指导价值。
　　本书针对性较强，可满足实际工程开发的需求。本书可作为电子和通信工程师的实用工具书，还可作为高等院校通信工程、电子工程、计算机以及微电子与集成电路等相关专业的高年级本科生以及研究生的教材和学习参考书。

　　第3章 新一代开发T具FPGA开发完全依赖于EDA软件，因此优秀的开发软件是FPGA设计的重要保证。目前，FPGA器件的逻辑门和生产工艺都走到了半导体行业的技术前沿，随着生产工艺的改进，价格也已具备相当的竞争力，完全满足高性能、大批量产品设计的需求，使得FPGA的设计已经与固定架构芯片的设计变得同样复杂，因此FPGA设计工具也必须跟上器件的发展，满足不同设计场合的需求，提升设计人员的生产力。面对如此多的需求，Xilinx推出了新一代的整体设计工具套件：ISE Design Suite 10．1来迎合FPGA芯片的改变，并进一步促进FPGA器件迅速地从预案性设计平台直接跨入产品生产领域，涵盖逻辑设计、DSP处理以及嵌入式应用3大方面，使得FPGA成为通信、汽车、计算机、医疗、消费电子等要求苛刻且价格敏感领域的首选方案。3．1 ISE Design Suite 10．1简介3．1．1 ISE Design SuIte 10．1综述目前，FPGA设计人员希望设计工具不仅支持先进的生产工艺（65nm），还要同时提供更好的工具性能、更高的效率和更丰富的功能，更快实现设计时序收敛和设计反复，快速解决时序以及低功耗等问题。此外，由于工程浩大，必须通过团队合作来完成设计，因此要求设计工具满足团队设计所有要求，通过一个集成常见应用环境的工具来提高团队成产力，并通过片上系统FPGA促进真正的系统级解决方案。鉴于此，Xilinx推出了新一代ISE DesignSuite 10．1版设计套件，从正面解决FPGA设计师所面临的严峻挑战，并且第一次提供了一个统一的逻辑、DSP以及嵌入式应用设计人员需要的解决方案。ISE Design Suite 10．1为设计的每一步提供了直观的生产力增强工具，覆盖从系统设计探索、软件开发和基于HDL硬件语言设计，直到验证、调试和PCB设计集成的全部设计流程。3．1．2  ISE DeSign Suite 10．1的创新特性在过去的几年内，ISE设计工具一直被用户评为业界最佳解决方案，ISE Design Suite 10．1继承了ISE以前版本的全部优点；此外，它还具备以下8个创新特点，为大规模、复杂FPGA设计提供更高的性能和更高的生产力。

第1章　FPGA开发基础知识
1.1　可编程逻辑器件基础
1.1.1　可编程逻辑器件概述
1.1.2　可编程逻辑器件的发展历史
1.1.3　可编程逻辑器件开发工具
1.2　FPGA器件的基础知识
1.2.1　FPGA芯片的基本工作原理
1.2.2　Xilinx FPGA的基本架构
1.2.3　典型的FPGA开发流程
1.2.4　基于FPGA的SoC设计方法
1.2.5　FPGA芯片与设计的性能指标
1.3　本章小结

第2章　Xilinx FPGA资源简介
2.1　Xilinx最新FPGA
2.1.1　高端平台Virtex 5系列
2.1.2　中低端平台Spartan 3E系列
2.2　Xilinx主流芯片介绍
2.2.1　Xilinx FPGA芯片介绍
2.2.2　Xilinx PROM芯片介绍
2.2.3　Xilinx芯片的选型
2.3　Xilinx FPGA的开发资源
2.3.1　Xilinx FPGA在通信领域中的解决方案
2.3.2　Xilinx FPGA在汽车电子领域中的解决方案
2.3.3　Xilinx FPGA在工业/科学/医疗领域中的解决方案
2.3.4　Xilinx FPGA在宇航和国防领域中的解决方案
2.3.5　Xilinx FPGA在其他领域中的解决方案
2.4　Xilinx FPGA的电子文档资源
2.4.1　Xilinx官方文档分类
2.4.2　ISE软件自带文档
2.4.3　Xilinx 电子文档资源的搜索技巧
2.4.4　FPGA设计人员的进阶路线
2.5　Xilinx FPGA芯片管脚解读
2.5.1　FPGA芯片的封装形式
2.5.2　FPGA芯片的管脚介绍
2.5.3　FPGA芯片管脚的分配策略
2.6　本章小结

第3章　新一代开发工具 ISE Design Suite 10.1
3.1　ISE Design Suite 10.1简介
3.1.1　ISE Design Suite 10.1综述
3.1.2　ISE Design Suite 10.1的创新特性
3.2　ISE Design Suite 10.1主要组件
3.2.1　ISE Foundation
3.2.2　EDK开发工具
3.2.3　DSP工具
3.2.4　ChipScope Pro
3.2.5　PlanAhead
3.3　本章小结

第4章　ISE Foundation基本组件
4.1　ISE Foundation的介绍与安装
4.1.1　ISE Foundation简要介绍
4.1.2　ISE软件的安装
4.1.3　ISE软件的基本操作
4.1.4　ISE软件的开发操作流程
4.2　基于ISE的工程建立与设计输入
4.2.1　新建工程
4.2.2　HDL代码输入
4.2.3　状态机的输入与验证
4.2.4　原理图输入法
4.2.5　代码模板的使用
4.2.6　Xilinx IP Core的使用
4.3　基于ISE的仿真
4.3.1　基于波形测试法的仿真
4.3.2　基于HDL测试代码的仿真
4.4　基于ISE的综合与实现
4.4.1　基于Xilinx XST的综合
4.4.2　基于ISE的实现
4.4.3　基于目标和用户策略的设计方法
4.4.4　基于SmartXplorer/Xplorer 的实现技术
4.4.5　基于SmartCompile的设计保存技术
4.5　用户约束文件
4.5.1　约束文件的基本知识
4.5.2　UCF文件的语法说明
4.5.3　管脚和区域约束语法
4.5.4　时序约束语法
4.6　管脚和区域约束工具Floorplan Editor
4.6.1　Floorplan Editor功能简介
4.6.2　利用PACE完成管脚分配
4.6.3　使用Floorplan Editor完成管脚分配和区域约束
4.6.4　Floorplan Editor的其他功能
4.7　时序约束工具Constraints Editor
4.7.1　Constraints Editor功能简介
4.7.2　利用Constraints Editor添加时序约束
4.7.3　利用Constraints Editor添加分组约束
4.7.4　利用Constraints Editor添加专用约束
4.8　基于ISE的器件配置
4.8.1　FPGA配置电路
4.8.2　iMPACT参数设置
4.8.3　配置FPGA器件
4.8.4　配置PROM器件
4.9　本章小结

第5章　ISE Foundation高级组件
5.1　在线逻辑分析仪ChipScope Pro
5.1.1　ChipScope Pro工具简介
5.1.2　ChipScope Core Generator使用说明
5.1.3　ChipScope Core Inserter使用说明
5.1.4　ChipScope Core Analyzer使用说明
5.1.5　ChipScope Pro Serial I/O Toolkit使用说明
5.1.6　ChipScope Pro应用实例
5.2　平面布局规划器PlanAhead
5.2.1　PlanAhead 10.1的安装及新特性
5.2.2　PlanAhead设计流程
5.2.3　利用PinAhead进行I/O引脚规划
5.2.4　使用ExploreAhead优化实现结果
5.3　时序分析器Timing Analyzer
5.3.1　时序分析基础
5.3.2　Xilinx FPGA中的时钟资源
5.3.3　ISE时序分析器的软件操作
5.3.4　Timing Analyzer应用实例
5.4　布局规划器Floorplanner
5.4.1　Floorplanner简介
5.4.2　Floorplanner软件操作
5.4.3　Floorplanner应用实例
5.5　底层编辑器FPGA Editor
5.5.1　FPGA Editor简介
5.5.2　FPGA Editor软件操作
5.5.3　FPGA Editor应用实例
5.6　功耗分析工具XPower
5.6.1　功耗分析简介
5.6.2　XPower估计器
5.6.3　XPower分析器
5.6.4　低功耗设计技术
5.6.5　XPower分析器应用实例
5.7　本章小结

第6章　ISE与第三方软件
6.1　ModelSim仿真软件的使用
6.1.1　ModelSim仿真软件的安装
6.1.2　在ModelSim中指定Xilinx的仿真库
6.1.3　ModelSim的基本操作
6.1.4　ModelSim的高级操作
6.2　综合工具Synplify Pro
6.2.1　Synplify Pro综合软件的安装
6.2.2　Synplify Pro的使用
6.3　ISE与MATLAB的联合使用
6.3.1　利用MATLAB辅助FPGA的逻辑设计
6.3.2　利用MATLAB完成DSP系统开发
6.3.3　利用MATLAB自动生成滤波器代码
6.4　本章小结

第7章　FPGA底层单元与逻辑开发实例
7.1　FPGA底层单元开发
7.1.1　Xilinx全局时钟网络的使用
7.1.2　DCM模块的使用
7.1.3　Xilinx内嵌块存储器的使用
7.1.4　硬核乘加器DSP48的使用
7.2　FPGA常用IP Core使用实例
7.2.1　Cordic算法IP Core的使用
7.2.2　FFT算法IP Core的使用
7.2.3　FIR滤波器IP Core的使用
7.3　开发实例-LMS算法的Verilog实现
7.3.1　LMS算法的原理
7.3.2　LMS算法的MATLAB实现
7.3.3　LMS算法的FPGA实现
7.3.4　LMS算法的软件调试
7.4　本章小结
附录　Verilog HDL语言基础
参考文献