本书是一本全面介绍SystemVerilog基础知识,并使每位读者都可以毫无误解地理解SystemVerilog的入门读物。本书通过大量浅显易懂的示例,透彻讲解了SystemVerilog的基本功能,并对难以理解、容易混淆的功能进行了详细介绍,为读者进行SystemVerilog实践提供全面的知识准备。
本书由24章构成,全面、详细介绍了SystemVerilog语言。在概述SystemVerilog的概况和发展历史的基础上,分别介绍了用于设计和验证的构建块,数据类型,类,进程,赋值语句,运算符和表达式,执行语句,任务和函数,时钟块,进程同步和通信,检查器,程序,接口,包,模块,系统任务和系统函数,基于约束的随机激励生成,SystemVerilog的验证功能,硬件建模和验证,UVM,编译器预处理指令,仿真执行模型。
本书可作为广大从事硬件设计、验证的技术人员,特别是正在入门的初学人员的学习教材和技术参考书,也可作为高校集成电路、电子技术、计算机等专业的课程教材。
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