在建立设计时，必须考虑QuartusII软件提供的设计法，如LogicLock功能提供自顶向下和自底向上的设计方法，以及基于块的设计流程。在自顶向下的设计流程中，整个设计只有一个输出网络表，用户可以对整个设计进行跨设计边界和结构层次的优化处理，且管理容易；在自底向上的设计流程中，每个设计模块具有单独的网络表，它允许用户单独编译每个模块，且单个模块的修改不会影响其他模块的优化。基于块的设计流程使用EDA设计输入和综合工具分别设计和综合各个模块，然后将各模块整合到QuartusII软件的最高层设计中。在设计时，用户可根据实际情况灵活使用这些设计方法。
在第2章中，将以具体实例来详细地介绍几种常用的设计方法。
1.3 约束输入
建立好工程和设计之后，需要给设计分配引脚和时序约束。可以使用分配编辑器、“Setting”对话框、’FimeQuest分析器、引脚规划器、设计划分窗口和时序逼近平面布局来指定初始设计约束，如引脚分配、器件选项、逻辑选项和时序约束等。另外，还可以选择菜单命令“Assignments”一“ImportAssignments”或“ExportAssignments”，进行导入或导出分配。OuartusII软件还提供时序向导，协助用户指定初始标准时序约束。还可以使用Fcl命令或脚本从其他EDA综合工具中导入分配。图1.3.1 所示是约束和分配输入流程。
分配引脚是将设计文件的.I／0信号指定到器件的某个引脚，设置此引脚的电平标准、电流强度等。
时序约束尤其重要，它是为了使高速数字电路的设计满足运行速率方面的要求，在综合、布局布线阶段附加约束。要分析工程是否满足用户的速率要求，也需要对工程的设计输入文件添加时序约束。时序分析工具是以用户的时序约束判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便得到正确的时序分析报告。附加约束还能提高设计的工作速率，它对于分析设计的时序是否满足设计要求非常重要，而且时序约束越全面，对于分析设计的时序就越有帮助。
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