第1章 使用真值表进行PLC梯形图设计
1.2 基于时序逻辑类的梯形图设计方法
时序类逻辑的特点是，输出与输入及输出的上一次输出状态有关，不像组合逻辑只与输入有关。这个特点在梯形图中是很容易实现的，由于梯形图是从上往下，从左往右执行的，每运行一次称为一个扫描周期，输出以触点的形式表现出来的则一定是上一次扫描周期的运行结果（梯形图首次运行时，输出变量的初始值默认为0，除非在运行前已经赋值为其他值。RSLogixS000可以将变量在运行前赋值），输出以线圈的形式表现出来的则一定是本次扫描将会有的输出。因此，输出是根据上一次输出即触点的结果进行下一次输出。
根据数字电路时序电路的有关概念，我们称在梯形图中输出以触点的形式出现的为输出的“现态”，输出线圈则称为“次态”，这样就可以实现时序类梯形图设计。
时序类逻辑转化为梯形图必须遵守的原则：
?对于具有单输出的时序类，从真值表转换为梯形图时，可沿用组合逻辑类的方法，而且可以进行逻辑表达式的化简。
?对于具有多输出的时序类，则要注意一定是在“现态”有关变量运行完之后再赋值给“次态”输出线圈，为此需要引入中间变量，即将“现态”有关变量运行结果赋值给中间变量，由中间变量再赋值给“次态”输出线圈，而且每个“次态”输出线圈在梯形图中只能出现一次，只有这样才能体现出“次态”是输入与“现态”的函数。
?如果有多个真值表对相同的输出线圈进行控制，则需以“或”的形式并联接到输出线圈（只能出现一次）的赋值回路中。
?如果要进行逻辑表达式的化简，则只能以中间变量为输出进行，否则有可能出现“次态”以“现态”的形式参与运行，从而会导致错误。
这些原则的应用情况可参看下面实例。
数字电路时序逻辑电路具有状态保持功能，按照触发保持的方式可分为电平触发及上升沿触发（或下降沿），例如，Rs触发器可以看做是电平触发，而D触发器则是上升沿（或下降沿）触发。本节将介绍这两种不同方式梯形图的实现。
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