System Verilog是21世纪电子设计师必须掌握的最重要的语言之一，因为它是设计／验证现代复杂电子系统核心芯片的至关重要的手段。本书讲授用System Verilog语言设计／验证数字系统的基本概念和具体方法。在介绍基本语法的基础上，阐述了如何使用RTL级的System Verilog构成可综合的数字电路／组件／系统，以及如何使用行为级的System Verilog搭建测试平台对设计进行验证。<br>    《System Verilog数字系统设计》针对的读者群是电子、自动化和计算机工程专业的本科生与研究生，本书也适合已经掌握Verilog和VHDL硬件描述语言的工程师自学新一代的数字系统设计／验证语言。

第1章  序言<br>1.1  现代数字设计<br>1.2  使用硬件描述语言进行设计<br>1.2.1  设计自动化<br>1.2.2  什么是System Verilog<br>1.2.3  什么是VHDL<br>1.2.4  仿真<br>1.2.5  综合<br>1.2.6  可重用性<br>1.2.7  验证<br>1.2.8  设计流程<br>1.3  CMOS技术<br>1.3.1  逻辑门<br>1.3.2  ASIC（专用集成电路）和FPGA（现场可编程门阵列）<br>1.4  可编程逻辑<br>1.5  电气属性<br>1.5.1  噪声容限<br>1.5.2  扇出<br>总结<br>参考资料<br>练习题<br>第2章  组合逻辑设计<br>2.1  布尔代数<br>2.1.1  值<br>2.1.2  操作符<br>2.1.3  逻辑门的真值表<br>2.1.4  布尔代数的定律<br>2.1.5  德摩根定理<br>2.1.6  香农扩展定理<br>2.2  逻辑门<br>2.3  组合逻辑设计<br>2.3.1  逻辑最小？<br>2.3.2  卡诺图<br>2.4  时序<br>2.5  数字码<br>2.5.1  整数<br>2.5.2  定点数<br>2.5.3  浮点数<br>2.5.4文字数字字符<br>2.5.5  格雷码<br>2.5.6奇偶校验位<br>总结<br>参考资料<br>练习题<br>第3章  使用System Verilog门模型描述的组合逻辑<br>3.1  模块和文件<br>3.2  标识符、空格和注释<br>3.3  基本门模型<br>3.4  简单的网表<br>3.5  逻辑值<br>3.6  连续赋值语句<br>3.6.1  System Verilog操作符<br>3.7  延迟<br>3.8  参数<br>3.9  测试平台<br>总结<br>参考资料<br>练习题<br>第4章  组合逻辑构件<br>4.1  多路选择器<br>4.1.1  2选1多路选择器<br>4.1.2  4选1多路器<br>4.2  译码器<br>4.2.1  2到4译码器<br>4.2.2  参数化的译码器<br>4.2.3  七段译码器<br>4.3  优先编码器<br>4.3.1  无关项和唯一性问题<br>4.4  加法器<br>4.4.1  功能模型<br>4.4.2  逐位进位加法器<br>4.4.3  任务<br>4.5  奇偶校验器<br>4.6  三态缓冲器<br>4.6.1  多值逻辑<br>4.7  组合逻辑块的测试平台<br>总结<br>参考资料<br>练习题<br>第5章  时序逻辑块的System Verilog模型<br>第6章  同步时序设计<br>第7章  复杂时序系统的设计<br>第8章  测试平台的编写<br>第9章  System Verilong的仿真<br>第10章  System Verilong的综合<br>第11章  数字系统的测试<br>第12章  可测试性设计<br>第13章  异步时序电路设计<br>第14章  与模拟电路的接口<br>附录A  System Verilog与Verilog的关系<br>部分练习题的参考答案<br>参考文献