第1章 绪论
1.1EDA的发展历程
1.2可编程逻辑器件
1.2.1ASIC的分类
1.2.2SPLD
1.2.3EPI-fD和CPLD
1.2.4FPGA
1.2.5.FPGA与CPLD的比较
1.2.6PLD厂商介绍
1.3PLD的设计
1.3.1设计方法
1.3.2设计流程
1.3.3基于IP的设计
第2章 Altera可编程逻辑器件.
2.1概述
2.2FPGA
2.2.1Stratix器件
2.2.2StratixII器件
2.2.3Cyclone器件
2.2.4CycloneII器件
2.2.5SIratixGX器件
2.2.6StratixIIGX器件
2.3CPLD
2.3.1MAX3000A器件
2.3.2MAXII器件
2.4结构化ASIC
2.4.1简述
2.4.2HardCopyII器件
2.5成熟器件
2.5.1FL,EXlOK系列
2.5.2FI,EX8000系列
2.5.3.FLE》(6000系列
2.5.4ACEXlK系列
2.5.5APEX2(1K系列
2.5.6Mercury系列
2.5.7Excalibur系列
2.5.8MAX9000系列
2.5.9MAX7000系列
2.5.10MAX5000系列
2.5.11Classic系列
2.6器件选型指南
第3章 硬件描述语言
3.1硬件描述语言概述
3.2VHDL程序的基本结构
3.2.1实体说明
3.2.2结构体
3.2.3配置
3.2.4库
3.2.5程序包
3.3VHDL的描述方法
3.3.1标识符
3.3-2词法单元
3.3-3数据对象
3.3.4数据类型
3.3.5操作运算符
3.4VHDL的常用语句
3.4.1并行语句
3.4.2顺序语句
第4章 QuartusII集成环境
4.1概述
4.2QuartusII的安装
4.3QuartusIl6.0图形甩户界面介绍.
4.3.1工程导航区
4.3.2状态区
4.3.3信息区
4.3.4工作区
4-3.5快捷命令工具条
4.3.6菜单命令区
4.4设计输入
4.4.1功能描述及模块的层次划分：.
4.4.2工程的设计实现
4.5配置设计工程的编译约束
4.5.1使用AssignmentEditor
4.5.2使用引脚分配器
4.5.3使用Settings对话框
4.6综合设计
4.7布局布线
4.7.1完整的渐进式编译
4.’7.2分析布局布线结果
4.7.3布局布线的优化
4.8时序分析
4.8.1在QuartusII软件中进行时序分析
4.8.2进行前期的时序评估
4.8.3查看时序分析结果
4.8-4使用第三方EDA工具进行时序分析
4.9QuartusII的完整编译
4.10仿真
4.10.1建立波形输入文件
4.10.2设置节点的验证时序
4.10.3设置仿真参数
4.10.4.分析仿真结果
4.11基于LogicLock的设计方法
4.11.1QuartusII基于模块化的设计流程.
4.11.2使用LogicLock区域
4.11.3在自上而下渐进式编译流程中使用区域逻辑锁
4.11.4自下而上的LogicLock流程
4.11.5在EDA工具集中使用LogicLock
4.12时序逼近
4.12.1使用TimingClosure平面布局图
4.12.2使用时序优化顾问
4.12.3使用网表优化实现时序逼近
4.12.4使用LogicLock区域实现时序逼近
4.12.5使用渐进式编译实现时序逼近
4.13功耗分析
4.13.1PowerPlayPowerAnalyzer
4.13.2PowerPlayEarlyPowerEstimator
4.14MAX+PI.USII工程转换
4.14.1界面风格的转换
4.14.2MAX+PLusII工程转换
第5章 A11Eera器件的配置与调试
5.1PLD器件测试电路板
5.2PLD器件的配置方式
5.3下载电缆
5.3.1ByteBlasterII并口下载电缆
5.3.2ByteBlasterMV并口下载电缆
5.3.3MasterBlaster串行／USB通信电缆
5.3.4USB.Blaster下载电缆
5.3.5EthemetBlaster通信电缆
5.3.6ByteBlaster并口下载电缆
5.3.7BitBlaster串行下载电缆
5.4配置芯片
5.5PS模式
5.5.1电缆下载
5.5.2配置芯片下载
5.6JTAG模式
5.7AS模式
5.7.1串行配置器件的在线编程
5.7.2配置芯片下载
5.8QuartusII编程器的使用方法
5.9调试
5.9.1使用SignalTapII逻辑分析仪
5.9.2使用SignalProbe信号探针
5.9.3使用In-System Memory Content Editor
5.9.4使用芯片编辑器
5.9.5使用外部逻辑分析仪接口工具
第6章 QuartusII中的宏模块
6.1Megafunction库
6.1.1算术运算模块库
6.1.2逻辑门库
6.1.3I／O模块库
6.1.4存储模块库
6.2Maxplus2库
6.2.1时序电路宏模块
6.2.2运算电路宏模块
6.3Primitives库
6_3.1存储单元库
6.3.2逻辑门库
6.3.3缓冲器库
6.3.4引脚库
6.3.5其它模块
第7章 FPGA设计中的基本问题
7.1数的表示方法
7.1.1无符号整数
7.1.2二进制补码
7.1.3无符号小数
7.1.4带符号小数的二进制补码
7.1.5格雷码
7.1.6带符号整数
7.1.7偏移二进制补码
7.1.8浮点数和块浮点数
7.1.9数的定标问题
7.2有限字长的影响
7.3时钟问题
7.3.1全局时钟
7.3.2门控时钟
7.3.3多级逻辑时钟
7.3.4行波时钟
7.3.5多时钟系统
7.3.6时钟网络问题
7.4建立和保持时间
7.5冒险现象
7.6清零和置位信号
7.7信号的延时
7.8信号的歪斜
7.9流水线操作
7.10电路结构与速度之间的关系
7.11器件结构与处理算法的匹配
7.12器件加密
7.13设计文档
第8章 FPGA电路设计实例
8.1m序列产生器
8.2任意序列产生器
8.3数字相关器
8.4汉明距离的电路计算
8.4.1计数法
8.4.2逻辑函数法
8.4.3查找表法
8.4.4求和网络法
8.4.5组合应用
8.5交织编码器
8.5.1交织编码的原理
8.5.2利用移位寄存器实现交织编码
8.5.3利用存储器实现交织编码
8.6直接数字频率合成
8.7奇偶数分频器
8.8串并／并串变换器
8.9利用IPCore实现FFT和IFFT变换
8.10线性时不变FIR滤波器
附录A文件的后缀
附录B相关网址检索
参考文献
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