Brandon Noia于美国北卡罗来纳州杜克大学获得生物医学工程、电气与计算机工程学士学位，电气与计算机工程博士学位。研究涉及3D测试领域，如预键合的良好晶圆测试和3D重定时流程。他的研究方向包括测试设计、3D集成电路架构和VLSI设计。Noia博士专注于3D测试领域，于2008年获得SRC/Global Research Collaboration硕士奖学金。2010年，获SRC研究生奖学金；2012年，获ACM DAC学生研究竞赛第二名，杜克大学ECE研究生研讨会的最佳口头报告奖，因在预键合TSV探测方面的工作获TECHCON最佳演讲奖。

测试是一种用于保证集成电路的稳定性和有效性，是贯穿集成电路制造各个环节不可或缺的重要手段。而基于TSV的3D堆叠集成电路结构的特殊性和设计流程的可变性则为测试过程带来了新的问题和挑战。

本书首先对3D堆叠集成电路的测试基本概念、基本思路方法，以及测试中面临的挑战进行了详细的论述；讨论了晶圆与存储器的配对方法，给出了用于3D存储器架构的制造流程示例；详细地介绍了基于TSV的BIST和探针测试方法及其可行性；此外，本书还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程；最后讨论了实现测试硬件和测试优化的各种方法。

本书适用于3D堆叠集成电路测试的从业人员。无论是刚入行业的新人，还是经验丰富的工程师，本书的内容和可读性都能为他们提供在3D测试领域做出贡献并取得卓越成绩所需的信息。对于这方面的科研工作者，本书也有一定的参考价值。

译者序

原书序

前言

致谢

第1章引言1

1.1测试基础2

1.1.1测试分类3

1.1.2功能、结构和参数测试3

1.2可测性设计4

1.2.1扫描测试4

1.2.2模块化测试、测试外壳和测试访问机制5

1.33D集成技术6

1.3.13D测试8

1.3.2总结9

第2章晶圆堆叠和3D存储器测试10

2.1引言10

2.1.1晶圆堆叠方法10

2.1.2W2W堆叠与晶圆配对11

2.1.33D存储器架构和存储器测试16

2.2静态存储器的测试成本和良率收益19

2.2.1静态存储器配对良率计算20

2.2.2存储器配对的良率改善方法24

2.2.3晶圆配对测试成本评估27

2.2.4总结29

2.3动态存储器的良率收益29

2.3.1总结32

2.4堆叠DRAM中TSV电阻开关的故障建模33

2.4.1TSV字线的电阻开路故障的影响33

2.4.2TSV位线的电阻开路故障的影响35

2.4.3总结37

2.53D堆叠存储器的层和层间冗余修复37

2.5.1单元阵列逻辑堆叠的

层间冗余37

2.5.2晶圆匹配与芯片间冗余共享对3D存储器良率的影响41

2.5.33D存储器中单芯片的全局BIST、BISR和冗余共享43

2.5.4总结47

2.6结论48

第3章TSV内置自检49

3.1引言49

3.2通过电压分频和比较器进行TSV短路检测和修复52

3.2.1TSV短路检测/修复BIST体系结构的设计52

3.2.2基于BIST结构的TSV

修复技术55

3.2.3BIST和修复架构的结果和校验55

3.2.4BIST和修复架构的局限性57

3.2.5总结57

3.3基于读出放大器对TSV进行类DRAM和类ROM测试58

3.3.1盲TSV的类DRAM测试58

3.3.2孔壁开槽TSV的类ROM测试60

3.3.3类DRAM和类ROM的BIST的结果和讨论61

3.3.4类DRAM和类ROM的BIST的局限性62

3.3.5总结62

3.4基于多电压级环形振荡器的TSV参数测试62

3.4.1环形振荡器测试电路及缺陷模型63

3.4.2电阻故障检测和电源电压的影响65

3.4.3泄漏故障检测和电源电压的影响66

3.4.4环形振荡器测试电路的检测分辨率和面积开销67

3.4.5基于环形振荡器的BIST的局限性69

3.4.6总结69

3.5结论70

第4章基于TSV探测的键合前TSV测试71

4.1引言71

4.1.1探测设备及键合前TSV探测难点72

4.2键合前TSV测试74

4.2.1通过探测TSV网络进行参数化TSV测试79

4.2.2键合前探测的模拟结果82

4.2.3键合前TSV探测的局限性89

4.2.4总结90

4.3通过TSV并行测试和故障定位减少测试时间90

4.3.1一种并行TSV测试集设计算法的开发92

4.3.2创建测试组算法的评估95

4.3.3创建测试组算法的局限性98

4.3.4总结99

4.4结论99

第5章基于TSV探测的键合前扫描测试100

5.1引言100

5.2基于TSV探测的键合前扫描测试101

5.2.1键合前扫描测试102

5.2.2键合前扫描测试的

可行性和结果110

5.2.3总结118

5.3结论119

第6章芯片间关键路径上测试架构的时间开销优化技术120

6.1引言120

6.1.1芯片测试外壳对功能延迟的影响121

6.1.2寄存器时序优化及其在延迟恢复中的应用123

6.23D堆叠集成电路的DFT插入后的时序优化技术124

6.2.1芯片和堆叠级别的时序优化方法127

6.2.2逻辑再分配算法130

6.2.3时序优化在恢复测试架构带来的延时影响的有效性133

6.2.4总结139

6.3结论140

第7章键合后测试外壳和新兴测试标准141

7.1引言141

7.2基于3D堆叠集成电路标准测试接口的芯片测试外壳143

7.2.1芯片测试外壳架构144

7.2.2基于1500的芯片测试外壳145

7.2.3基于JTAG 1149.1的芯片测试外壳147

7.2.4P1838芯片测试外壳实例应用148

7.2.5用于实验基准的芯片级测试外壳的成本和实现151

7.2.6总结153

7.3用于MoL 3D堆叠的

JEDEC宽I/O标准153

7.3.1扩展P1838芯片测试外壳在JEDEC环境中的测试155

7.3.2总结159

7.4结论159

第8章测试架构优化和测试调度161

8.1引言161

8.1.13D测试架构和测试调度162

8.1.2考虑多重键合后测试插入和TSV测试的优化需求163

8.2堆叠后测试架构和调度优化165

8.2.1堆叠后测试的测试架构优化171

8.2.2用于PSHD的ILP方法171

8.2.3用于PSSD的ILP方法176

8.2.4用于PSFD的ILP方法176

8.2.5基于ILP的堆叠后测试优化的结果和讨论178

8.2.6总结191

8.3针对多次测试插入和互连测试的扩展测试优化191

8.3.1改善优化问题定义192

8.4扩展ILP模型的推导197

8.4.1PHMTS问题的ILP模型197

8.4.2PSMTS问题的ILP模型201

8.4.3其他问题的ILP模型201

8.5多测试插入ILP模型的结果和讨论207

8.5.1总结213

8.6结论214

第9章结论215

参考文献217