测试是一种用于保证集成电路的稳定性和有效性，是贯穿集成电路制造各个环节不可或缺的重要手段。而基于TSV的3D堆叠集成电路结构的特殊性和设计流程的可变性则为测试过程带来了新的问题和挑战。 本书首先对3D堆叠集成电路的测试基本概念、基本思路方法，以及测试中面临的挑战进行了详细的论述；讨论了晶圆与存储器的配对方法，给出了用于3D存储器架构的制造流程示例；详细地介绍了基于TSV的BIST和探针测试方法及其可行性；此外，本书还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程；最后讨论了实现测试硬件和测试优化的各种方法。 本书适用于3D堆叠集成电路测试的从业人员。无论是刚入行业的新人，还是经验丰富的工程师，本书的内容和可读性都能为他们提供在3D测试领域做出贡献并取得卓越成绩所需的信息。对于这方面的科研工作者，本书也有一定的参考价值。

译者序
原书序
前言
致谢
第1章 引言
1.1 测试基础
1.1.1 测试分类
1.1.2 功能、结构和参数测试
1.2 可测性设计
1.2.1 扫描测试
1.2.2 模块化测试、测试外壳和测试访问机制
1.3 3D集成技术
1.3.1 3D测试
1.3.2 总结
第2章 晶圆堆叠和3D存储器测试
2.1 引言
2.1.1 晶圆堆叠方法
2.1.2 W2W堆叠与晶圆配对
2.1.3 3D存储器架构和存储器测试
2.2 静态存储器的测试成本和良率收益
2.2.1 静态存储器配对良率计算
2.2.2 存储器配对的良率改善方法
2.2.3 晶圆配对测试成本评估
2.2.4 总结
2.3 动态存储器的良率收益
2.3.1 总结
2.4 堆叠DRAM中TSV电阻开关的故障建模
2.4.1 TSV字线的电阻开路故障的影响
2.4.2 TSV位线的电阻开路故障的影响
2.4.3 总结
2.5 3D堆叠存储器的层和层间冗余修复
2.5.1 单元阵列逻辑堆叠的层间冗余
2.5.2 晶圆匹配与芯片间冗余共享对3D存储器良率的影响
2.5.3 3D存储器中单芯片的全局BIST、BISR和冗余共享
2.5.4 总结
2.6 结论
第3章 TSV内置自检
3.1 引言
3.2 通过电压分频和比较器进行TSV短路检测和修复
3.2.1 TSV短路检测/修复BIST体系结构的设计
3.2.2 基于BIST结构的TSV修复技术
3.2.3 BIST和修复架构的结果和校验
3.2.4 BIST和修复架构的局限性
3.2.5 总结
3.3 基于读出放大器对TSV进行类DRAM和类ROM测试
3.3.1 盲TSV的类DRAM测试
3.3.2 孔壁开槽TSV的类ROM测试
3.3.3 类DRAM和类ROM的BIST的结果和讨论
3.3.4 类DRAM和类ROM的BIST的局限性
3.3.5 总结
3.4 基于多电压级环形振荡器的TSV参数测试
3.4.1 环形振荡器测试电路及缺陷模型
3.4.2 电阻故障检测和电源电压的影响
3.4.3 泄漏故障检测和电源电压的影响
3.4.4 环形振荡器测试电路的检测分辨率和面积开销
3.4.5 基于环形振荡器的BIST的局限性
3.4.6 总结
3.5 结论
第4章 基于TSV探测的键合前TSV测试
4.1 引言
4.1.1 探测设备及键合前TSV探测难点
4.2 键合前TSV测试
4.2.1 通过探测TSV网络进行参数化TSV测试
4.2.2 键合前探测的模拟结果
4.2.3 键合前TSV探测的局限性
4.2.4 总结
4.3 通过TSV并行测试和故障定位减少测试时间
4.3.1 一种并行TSV测试集设计算法的开发
4.3.2 创建测试组算法的评估
4.3.3 创建测试组算法的局限性
4.3.4 总结
4.4 结论
第5章 基于TSV探测的键合前扫描测试
5.1 引言
5.2 基于TSV探测的键合前扫描测试
5.2.1 键合前扫描测试
5.2.2 键合前扫描测试的可行性和结果
5.2.3 总结
5.3 结论
第6章 芯片间关键路径上测试架构的时间开销优化技术
6.1 引言
6.1.1 芯片测试外壳对功能延迟的影响
6.1.2 寄存器时序优化及其在延迟恢复中的应用
6.2 3D堆叠集成电路的DFT插入后的时序优化技术
6.2.1 芯片和堆叠级别的时序优化方法
6.2.2 逻辑再分配算法
6.2.3 时序优化在恢复测试架构带来的延时影响的有效性
6.2.4 总结
6.3 结论
第7章 键合后测试外壳和新兴测试标准
7.1 引言
7.2 基于3D堆叠集成电路标准测试接口的芯片测试外壳
7.2.1 芯片测试外壳架构
7.2.2 基于1500的芯片测试外壳
7.2.3 基于JTAG 1149.1的芯片测试外壳
7.2.4 P1838芯片测试外壳实例应用
7.2.5 用于实验基准的芯片级测试外壳的成本和实现
7.2.6 总结
7.3 用于MoL 3D堆叠的JEDEC宽I/O标准
7.3.1 扩展P1838芯片测试外壳在JEDEC环境中的测试
7.3.2 总结
7.4 结论
第8章 测试架构优化和测试调度
8.1 引言
8.1.1 3D测试架构和测试调度
8.1.2 考虑多重键合后测试插入和TSV测试的优化需求
8.2 堆叠后测试架构和调度优化
8.2.1 堆叠后测试的测试架构优化
8.2.2 用于PSHD的ILP方法
8.2.3 用于PSSD的ILP方法
8.2.4 用于PSFD的ILP方法
8.2.5 基于ILP的堆叠后测试优化的结果和讨论
8.2.6 总结
8.3 针对多次测试插入和互连测试的扩展测试优化
8.3.1 改善优化问题定义
8.4 扩展ILP模型的推导
8.4.1 PHMTS问题的ILP模型
8.4.2 PSMTS问题的ILP模型
8.4.3 其他问题的ILP模型
8.5 多测试插入ILP模型的结果和讨论
8.5.1 总结
8.6 结论
第9章 结论
参考文献