本书从处理器指令集架构入手，介绍了RISC-V指令集架构，在此基础上对处理器微架构进行闸述，同时，以Ariane核为例详述微架构中指令提取、指令译码、指令发射、指令执行和指令提交，以及存储管理、中断和异常处理。除RISC-V核之外，本书还涉及处理器验证，其中包括UVM，RISC-V验证框架的搭建、指令发生器和模拟器。 本书适合作为大专院校学生学习RISC-V指令集微架构以及芯片验证的入门教材，也可供RISC-V处理器设计与验证相关工程技术人员或研究人员参考。

第一部分 处理器指令集架构
第1章 RISC-V指令集架构浅析
1.1 指令集架构
1.1.1 复杂指令集计算机与精简指令集计算机
1.1.2 经典指令集
1.1.3 RISC
1.2 RISCV指令集简介
1.3 RISC-V基础指令集
1.3.1 算术与逻辑操作指令
1.3.2 控制转移指令
1.3.3 内存访问指令
1.3.4 控制和状态指令
1.4 RISC-V扩展指令集
1.4.1 RV32M整数乘除法指令
1.4.2 RV32A原子指令
1.4.3 RV32C压缩指令
1.4.4 RV32F单精度浮点指令
1.4.5 RV32D双精度浮点指令
1.5 RISC-V 64位基础指令
1.6 RISCV特权指令
1.7 本章小结
第二部分 处理器微架构
第2章 微架构顶层分析
2.1 流水线
2.1.1 RISC-V指令集
2.1.2 流水化实现
2.1.3 流水线性能
2.1.4 流水线冒险
2.1.5 分支预测
2.1.6 标量流水线局限性
2.2 Ariane微架构
2.2.1 Ariane简介
2.2.2 顶层接口
2.2.3 流水线架构
2.2.4 数据流
2.2.5 模块层次
2.3 本章小结
第3章 指令提取
3.1 指令提取概述
3.2 分支预测算法
3.2.1 2位饱和计数器
3.2.2 两级分支预测器
3.2.3 Gshare分支预测器
3.2.4 分支目标缓>中器
3.2.5 返回地址堆栈
3.3 指令提取单元设计
3.3.1 整体设计
……
第三部分 处理器验证