本书以Xilinx公司7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础，介绍了与之匹配的RTL代码风格（采用SytemVerilog语言）和基于Vivado的设计分析方法。全书共10章内容，包括了时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法，也包含扇出和布线拥塞的优化方法。本书可供电子工程领域内的本科高年级学生和研究生学习参考，也可供FPGA工程师和自学者参考使用。

第1章 FPGA技术分析
1.1 芯片架构的演变
1.2 设计方法的演变
1.3 面临的挑战
1.4 四大基本原则
1.5 性能指标
1.6 思考空间
第2章 优化时钟网络
2.1 时钟资源
2.2 时钟偏移
2.3 时钟抖动
2.4 安全的时钟启动方式
2.5 时钟规划
2.6 创建输出时钟
2.7 思考空间
第3章 优化组合逻辑
3.1 组合逻辑资源
3.2 译码器代码风格
3.3 编码器代码风格
3.4 多路复用器代码风格
3.5 多路解复用器代码风格
3.6 比较器代码风格
3.7 移位器代码风格
3.8 加法器代码风格
3.9 奇偶校验电路代码风格
3.10 二进制码与格雷码互转电路代码风格
3.11 避免组合逻辑环路
3.12 慎用full_case和parallel_case
3.13 思考空间
第4章 优化触发器
4.1 触发器资源
4.2 建立时间和保持时间
4.3 亚稳态
4.4 控制集
4.5 复位信号的代码风格
4.6 同步边沿检测电路代码风格
4.7 串并互转电路代码风格
4.8 避免意外生成的锁存器
4.9 思考空间
第5章 优化移位寄存器
5.1 移位寄存器资源
5.2 移位寄存器的代码风格
5.3 移位寄存器的应用场景
5.4 管理时序路径上的移位寄存器
5.5 思考空间
第6章 优化存储器
6.1 存储器资源
6.2 单端口RAM代码风格
6.3 简单双端口RAM代码风格
6.4 真双端口RAM代码风格
6.5 RAM的初始化与ROM代码风格
6.6 同步FIFO代码风格
6.7 异步FIFO代码风格
6.8 平衡BlockRAM的功耗与性能
6.9 异构RAM
6.10 以IP方式使用RAM和FIFO
6.11 以XPM方式使用RAM和FIFO
6.12 管理时序路径上的BlockRAM和UltraRAM
6.13 思考空间
第7章 优化乘加运算单元
7.1 乘加器资源
7.2 以乘法为核心运算的代码风格
7.3 复数乘法运算代码风格
7.4 向量内积代码风格
7.5 以加法为核心运算的电路结构
7.6 管理时序路径上的乘加器
7.7 思考空间
第8章 优化状态机
8.1 基本概念
8.2 状态机代码风格
8.3 状态编码方式
8.4 基于ROM的控制器
8.5 思考空间
第９章 优化扇出
9.1 生成扇出报告
9.2 利用设计流程降低扇出
9.3 利用约束降低扇出
9.4 从代码层面降低扇出
9.5 改善扇出的正确流程
9.6 思考空间
第10章 优化布线拥塞
10.1 布线拥塞的三种类型
10.2 利用设计流程改善布线拥塞
10.3 利用约束缓解布线拥塞
10.4 从代码层面降低布线拥塞程度
10.5 缓解布线拥塞的正确流程
10.6 思考空间