第一部分 CPU与RISC-V综述
第1章 CPU之三生三世
1.1 眼看他起高楼，眼看他宴宾客，眼看他楼塌了—CPU众生相
1.1.1 ISA—CPU的灵魂
1.1.2 CISC架构与RISC架构
1.1.33 2位架构与64位架构
1.1.4 ISA众生相
1.1.5 CPU的领域之分
1.2 ISA请扛起这口锅—为什么国产CPU尚未足够成熟
1.2.1 MIPS系—龙芯和君正
1.2.2 x86系—北大众志、上海兆芯和天津海光
1.2.3 Power系—中晟宏芯
1.2.4 Alpha系—申威
1.2.5 ARM系—飞腾、海思、展讯
1.2.6 RISC-V系—平头哥、芯来科技
1.2.7 背锅侠ISA
1.3 人生已如此艰难，你又何必拆穿—CPU从业者的无奈
1.4 无敌者是多么寂寞—ARM统治着的世界
1.4.1 独乐乐与众乐乐—ARM公司的盈利模式
1.4.2 小个子有大力量—无处不在的Cortex-M系列
1.4.3 移动王者—Cortex-A系列在手持设备领域的巨大成功
1.4.4 进击的巨人—ARM进军PC与服务器领域的雄心
1.4.5 ARM当前发展
1.5 东边日出西边雨，道是无晴却有晴—RISC-V登场
1.5.1 缘起名校
1.5.2 兴于开源
1.5.3 本土发展
1.6 旧时王谢堂前燕，飞入寻常百姓家—你也可以设计自己的处理器
第2章 大道至简—RISC-V架构之魂
2.1 简单就是美—RISC-V架构的设计理念
2.1.1 无病一身轻—架构的篇幅
2.1.2 能屈能伸—模块化的指令集
2.1.3 浓缩的都是精华—指令的数量
2.2 RISC-V架构简介
2.2.1 模块化的指令集
2.2.2 可配置的通用寄存器组
2.2.3 规整的指令编码
2.2.4 简洁的存储器访问指令
2.2.5 高效的分支跳转指令
2.2.6 简洁的子程序调用
2.2.7 无条件码执行
2.2.8 无分支延迟槽
2.2.9 零开销硬件循环指令
2.2.10 简洁的运算指令
2.2.11 优雅的压缩指令子集
2.2.12 特权模式
2.2.13 CSR
2.2.14 中断和异常
2.2.15 P扩展指令子集
2.2.16 矢量指令子集
2.2.17 自定义指令扩展
2.2.18 比较
2.3 RISC-V软件工具链
2.4 RISC-V和其他开放架构有何不同
2.4.1 平民英雄—OpenRISC
2.4.2 豪门显贵—SPARC
2.4.3 身出名门—MIPS
2.4.4 名校优生—RISC
第3章 乱花渐欲迷人眼—盘点RISC-V商业版本与开源版本
……
第二部分 手把手教你使用Verilog设计CPU
第三部分 开发实战
展开
